「HBMをAIアクセラレータの真上に積む」——SamsungがFMS 2026で公開したzHBMは、製品ではなくコンセプトモデルです。この発表で読むべきは性能倍率ではありません。HBMをプロセッサの横に並べるという前提そのものが、設計の交渉対象になったという事実のほうです。
表面と深層
| 表面（発表内容） | 深層（隠れた文脈） |
|---|---|
| Samsungが次世代3Dメモリ構想「zHBM」を公開 | 製品ロードマップではない。量産・出荷・サンプルの時期は、公式リリースにも現地レポートにも書かれていない |
| 「10倍」という数字が飛び交っている | 指標も比較対象も出どころも違う「10倍」が三つ混在している |
| SK hynixも類似構想「3D-Stacked DRAM」を発表 | 詳細は非公表。埋めようとしている穴の位置がSamsungとは異なる |
何が発表されたか
まず、事実を切り分けます。
Samsungは2026年8月5日、米カリフォルニア州サンタクララで開かれたFMS 2026（Future of Memory and Storage）で、次世代3Dメモリ構想としてzHBMとzNAND-Oのコンセプトモデルを公開しました。同社のニュースルームは、zHBMの構造をこう説明しています。
zHBM presents a new memory architecture that vertically stacks HBM directly above AI accelerators, moving beyond conventional designs in which HBM is positioned alongside the processor.
— Samsung Newsroom（2026年8月5日）
公式リリースが挙げた数字は二系統あります。zHBMを組み込んだ次世代インターフェースシステムがHBM5比で約8倍の性能を見込むこと。そして次世代ウェハーボンディング技術を適用した場合に、HBM5比でメモリ密度10倍超・エネルギー効率3倍・熱抵抗半分以下を達成し得ること。前者はzHBM単体の数字ではなく、zHBMを含むシステム全体としての見込みです。
同じ基調講演を現地で取材したPC Watchの福田昭氏は、スライドから別系統の数値を読み取っています。XPU 1個当たりの最大データ転送速度がHBM5比で4倍から8倍、消費電力当たりのデータ転送速度が3倍、熱抵抗（℃/W）が4分の1から10分の1。同氏はこれを「目標性能あるいは推定最大性能」と注記しました。公式リリースの数字とスライド読み取りの数字は、別々の出どころとして扱う必要があります。
製品側の足取りも同じ発表で示されました。1c DRAMと4nmベースダイによるHBM4の量産が2月、HBM4Eサンプルのグローバル顧客向け出荷開始が5月。いずれも業界初だ——というのが、Samsung自身の説明です。400層超のV10 BV-NANDも公開され、ウェハーボンディングでメモリ密度を前世代V9比で約58%高めたと説明されました（NAND単品での世代間比較）。ウェハーボンディングは、構想の中だけの技術ではないわけです。
飛び交う「10倍」は三つある — 指標も比較対象も別物
この発表を扱った記事で「10倍」を見かけたら、何の10倍かを確かめてください。三つあります。
| 出どころ | 何の10倍か | 比較対象 |
|---|---|---|
| Samsung公式リリース | メモリ密度（10倍超） | HBM5 |
| PC Watch・福田昭氏（基調講演スライドの読み取り） | TSV密度（およそ10倍） | HBM4E世代 |
| SK hynix（PC Watch経由） | データ転送速度（2倍〜10倍） | HBM（世代の明示なし） |
メモリ密度とTSV密度は、そもそも別の量です。前者は同じ容積にどれだけビットを詰め込めるか、後者は面あたりに何本の縦配線を通せるか。比較の相手も一世代ずれています。そして三つ目はSamsungの数字ですらありません。
数字が引用符の外に出て流通しはじめると、真っ先に落ちるのは「何と比べた話か」という条件です。三つを平均したり、片方をもう片方の裏付けに使ったりした瞬間、その記事は元の発表と無関係な主張に変わります。
距離を縮めるために、何を削ったのか
zHBMの正体は倍率ではなく、配線距離と熱をどう取引したかにあります。
従来構成では、HBMモジュールとXPUは同じインターポーザの上に横に並ぶ。最上層のDRAMダイから見れば、TSVを下り、ロジックダイの内部配線を通り、インターポーザの多層配線を渡って、ようやくXPUに届く。福田氏はこの合計配線距離を「データ転送速度の高速化と消費電力低減の制限要因」と書いています。XPUの上にモジュールを載せる構成は、この経路を垂直方向に潰す試みです。
そのためにダイ間の接続技術が入れ替わります。マイクロバンプ接続ではなく、ウェハ間を直接接合するハイブリッド銅接合（HCB）を採用する。福田氏の読み取りでは、HBM4E世代と比べてTSVピッチを0.3倍に詰め、TSVの直径を約3分の1に細くし、シリコンダイの厚みを半分に減らす。その結果として、TSV密度をHBM4E世代比でおよそ10倍に高められるとされています。
縦に積めば、熱の逃げ場は減ります。ここでSamsungが選んだのは、積層枚数を増やさないという方向でした。福田氏によれば、スタック高さは最大で4枚に抑えられ、現状のオプションは1枚あるいは4枚と「みられる」——ここは同氏の推定であり、Samsungが明示した値ではありません。12枚積層（12H）のHBM4Eと比較した熱抵抗は、4枚積層で4分の1、1枚積層で10分の1と読み取られています。
容量を手放して配線距離を買う。それがこの構造の取引条件です。展示ブースに置かれた巨大な模型では、XPUの上に積まれたDRAMダイは4枚で、最下層のコアダイとXPUの間には中間層が挟まっていました（福田氏が2026年8月5日に撮影）。スライドで示された例示構成に至っては、XPUチップの上にモジュールを4個載せ、DRAMダイは1モジュールあたり1枚です。この二つは別々の数字であり、積層枚数とモジュール個数を混ぜて読むと構成を取り違えます。12枚積層まで来たHBMの常識から見れば、どちらも逆方向に振り切っている。
その中間層は、単なる隙間ではありません。公式リリースは、メモリとAIアクセラレータの間のインターレイヤに顧客固有のカスタムIPを組み込めると書いています。メモリの棚が、ロジックの一部を兼ね始めるということです。
SK hynixは同じ方向を向きながら、別の穴を埋めようとしている
同じ基調講演で、SK hynixも類似のモジュール構想を出しました。ただし狙う位置が違います。
福田氏のレポートによれば、SK hynixが公表した「3D-Stacked DRAM」は、HBM比で、データ転送速度が2倍から10倍、記憶容量が13分の1から3分の1、1bit当たりのデータ転送エネルギーが2分の1から2.5分の1。ここでの「HBM」は世代が明示されていません。同社は詳細を明らかにしておらず、展示会のブースにも説明はなかったと同氏は書いています。数字だけを取り出して「HBM4比」「HBM5比」と言い換えれば、それは誤報になります。
位置づけのほうは明快です。XPUのキャッシュSRAMとHBMモジュールの間に空いている性能ギャップを埋めるメモリ、というもの。容量でHBMに勝とうとしていない点が肝で、その差を速度とエネルギーで正当化する設計思想が読み取れます。
zHBMの「スタック高さ最大4枚」と、3D-Stacked DRAMの「容量はHBMの13分の1から3分の1」。表現は違っても、向いている先は重なります。プロセッサの直上に置ける小容量・超高速の階層を、メモリ階層に一段挟み込む。
本当の意味
この二つの発表が示しているのは、HBMの性能競争の続きではなく、メモリ階層の作り替えです。
HBMはこれまで、プロセッサの「横」という定位置を保ったまま、段数と帯域を伸ばしてきました。zHBMも3D-Stacked DRAMも、その定位置のほうを動かしにきている。
ただし、福田氏は同じ記事で釘を刺しています。同じ講演でSamsungが示したHBM5とHBM4Eの比較は、XPU当たりの最大データ転送速度が2倍、消費電力当たりのデータ転送速度が1.2倍、熱抵抗が0.8倍。これが「既存の世代間」の刻み幅です。対してzHBMの目標は、4倍から8倍、3倍、4分の1から10分の1。
HBM5世代とzHBM世代の性能差が既存の世代間と比べ、かけ離れていることが分かる。言い換えると、zHBM世代の目標性能を実現することは、かなり難しい。
— 福田昭「セミコン業界最前線」PC Watch（2026年8月18日）
この一文が発表の温度を決めています。本質は「次のHBMが決まった」ではない。HBMを横に置くという、HBM登場以来の前提が交渉のテーブルに乗った。FMS 2026で公開されたのは、その交渉の議事録です。決まったのは仕様ではなく、議題のほうでした。
製造業が今やるべきこと
- 数字を転記する前に出どころへ戻す：「10倍」も「8倍」も、指標・比較対象・出どころが別々です。社内資料に写した時点で条件が落ちると、後から復元できません。数字と一緒に、何と比べた値かを必ず持ち歩くことです。
- 時期を語らない：zHBMの量産・出荷・サンプル時期は、公式リリースにも現地レポートにも記載がありません。コンセプトモデルの段階で調達計画や設備計画に落とすのは、早すぎます。
- 熱設計の前提を疑っておく：プロセッサ直上にDRAMを載せる構成が実装に向かえば、パッケージ単位の発熱分布は今の想定と変わります。冷却の要求仕様は、メモリ構成が決まる前には確定しません。
参考資料
- Samsung Newsroom, "Samsung Unveils Next-Gen 3D-Memory Vision at FMS 2026, Charting the Future of AI Infrastructure"（2026年8月5日）
- Samsung Semiconductor Tech Blog, "Samsung Presents Its Vision for Next-Generation AI Infrastructure With 3D Memory Architecture at FMS 2026"
- 福田昭「AIチップ上にDRAMを積層！SamsungとSK hynixが超高速HBMを開発中」PC Watch・セミコン業界最前線（2026年8月18日）
